ЦОС Масштабирование CVBS сигнала во времени

### Общее описание 
Необходимо разработать модуль нормализации CVBS (PAL) сигнала, принятого на SDR приемник:
- демодуляция
- удаление постоянной составляющей
- автоматическая подстройка амплитуды сигнала
- при необходимости восстановление синхроимпульсов и уровня черного
Реализация на Verilog\SystemVerilog для плис Xilinx серии Artix 7. С передачей исходников по завершению работы. 

### Общая схема
1. Демодуляция из потока IQ. 
2. Вычитание постоянной составляющей сигнала (DC уровень).
3. Поиск синхроимпульсов для определения уровня вспышки в сигнале.
4. Расчет необходимого коэффициента масштабирования. Плавное применение коэффициента (без рывков).
5. Применение коэффициента на входящий поток данных.

### Формальные требования
1. На вход на ваш выбор может подаваться как исходный IQ сигнал (знаковые, 12 бит на 2 составляющие), так и AM демодулированный (беззнаковое, 16 бит, одна составляющая).
2. Частота дискретизации входных данных 15.36 MSPS. 
3. Время подстройки DC не более 3 полукадров. 
4. Время подстройки AGC не более 1 полукадра.
5. Выход – поток 12 битных беззнаковых чисел с постоянным Sample rate соответствующем входящему, содержащий видеосигнал соответвтующий стандарту PAL. (Уровень на выходе вспышки должен соответствовать стандарту PAL/CVBS 0.3 от полной шкалы (0.3 * 4096 ~= 1230))
6. Общая задержка тракта не контролируется, но в пределах разумного.
7. Требуется минимизация используемых ПЛИС ресурсов.

### Симуляция
Готовы передать сырые записи сигнала с необходимым Sample rate и требуемым gain.

### Проверка результата
Готовый блок будет встроен в рабочий проект на реальном устройстве. 
Качество работы будет оцениваться по качеству картинки полученной с экрана, на который посредствам ЦАП будет передан выход разработанного блока. 
Успешно выполненный блок будет считаться если его работа будет не хуже стандартных приемников, в широком спектре условий: При разных уровнях входного сигнала, в условиях переотражений (в пределах разумного).