Verilog/VHDL проект (Altera FPGA)

Бюджет: по договоренности
Частично код для ПЛИС есть, но нужно дописать, собрать, причесать.

Кратко ТЗ:
* прием TS потоков, работа с КАМ модулями ( код есть, но надо адаптировать )
* отправка в usb ( код есть, но надо адаптировать )
* usb -> i2c ( код есть, но надо адаптировать )
* служебная обвязка – управление резетами чипов и т.д. ( надо писать )

Проект open source, open hardware.

Схемотехника проекта тут:
tools.upverter.com/eda/?e...

просьба присылать ваши предложения по цене и срокам.
спасибо !
Опубликован 14.04.2017 в 18:48

Выберите способ верификации:

Обновите страницу после прохождения верификации.