FPGA / ASIC Разработчик. HDL язык – Verilog. Опыт работы более 3-х лет. Используемые САПР: Aldec-Active HDL, Xilinx ISE, Cadense (Incisive,RTL Compiler).
Специализация: Инжиниринг / Разработка радиоэлектронных систем