Заказ закрыт
Разработать блок на VHDL/Verilog

Бюджет: по договоренности
Разработать на VHDL/Verilog блок, который будет получать данные на одной частоте, и передавать их по протоколу AXI 4 на другой частоте.

На входе пиксели (8 бит) с частотой 85 МГц (680 МГц частота бит), а выход уже с частотой 100 МГц.

Для разработки, как вариант, можно использовать Matlab с последующей конвертацией результата в VHDL/Verilog.
Опубликован 24.06.2022 в 22:59
Заказ находится в архиве

Выберите способ верификации:

Обновите страницу после прохождения верификации.